本文主要是介绍VHDL实现IEEE802.3中的CRC32算法，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
IEEE 802.3 标准中规定的 CRC32 算法是一种基于多项式除法的校验和计算方法。在以太网中，每个帧都包括一个CRC32校验字段，用于检测数据在传输过程中是否出现了错误。该算法使用的多项式为x32 + x26 + x23 + x22 + x16 + x12 + x11 + x10 + x8 + x7 + x5 + x4 + x2 + x + 1 多项式按正常写法是0x04C11DB7，计算CRC32时需要翻转 0xEDB88320，初始值为 0xFFFFFFFF。
使用环境：100M的MII接口（4数据线，25M时钟线），fpga通过MII接口发送UDP广播包
MII接口4数据线，一个时钟周期发送4个比特，计数CRC32直接按4bit计算
在网上能找到不少c语言计数方法
#include <stdio.h>
#include <stdint.h> // 多项式除数 0xEDB88320
#define POLY 0xEDB88320UL // 计算 CRC32 校验和
uint32_t crc32(const void *data, size_t len)
{ const uint8_t *bytes = data; uint32_t crc = 0xFFFFFFFFUL; // 循环处理每个字节 for (size_t i = 0; i < len; i++) { crc ^= bytes[i]; // 把当前字节与 crc 的低 8 位进行异或操作 // 处理当前字节的 8 位，每次处理一位 for (int j = 0; j < 8; j++) { if (crc & 1u) { // 如果 crc 的最低位为 1，则右移并与多项式除数进行异或操作 crc >>= 1; crc ^= POLY; } else { // 否则，只右移一个比特位 crc >>= 1; } } } return crc;
} 非常实用FPGA实现CRC校验介绍和代码生成工具_crc代码生成工具-CSDN博客
提到一个代码生成工具获取verilog计数方法
--x8+x5+x4+1
crcout(0) := r(0) xor r(3) xor r(4) xor r(6) xor d(0) xor d(3) xor d(4) xor d(6);
crcout(1) := r(1) xor r(4) xor r(5) xor r(7) xor d(1) xor d(4) xor d(5) xor d(7);
crcout(2) := r(2) xor r(5) xor r(6) xor d(2) xor d(5) xor d(6);
crcout(3) := r(3) xor r(6) xor r(7) xor d(3) xor d(6) xor d(7);
crcout(4) := r(0) xor r(3) xor r(6) xor r(7) xor d(0) xor d(3) xor d(6) xor d(7);
crcout(5) := r(0) xor r(1) xor r(3) xor r(6) xor r(7) xor d(0) xor d(1) xor d(3) xor d(6) xor d(7);
crcout(6) := r(1) xor r(2) xor r(4) xor r(7) xor d(1) xor d(2) xor d(4) xor d(7);
crcout(7) := r(2) xor r(3) xor r(5) xor d(2) xor d(3) xor d(5);
上面是生成CRC-8的计数代码，CRC32计算需要32位，代码太多了！！！！个人感觉不太适合（资源占用情况、代码量）
通过研究c语言的CRC计算代码，可以分析出计算1个周期（4bit）步骤
1、将4bit与当前 CRC 寄存器的低 4 位进行异或操作。
2、将亦或后的CRC右移1位，再判断4bit异或操作后bit0状态，为1把CRC与多项式进行亦或计算
3、按步骤2计算3次，分别对步骤1异或操作后bit1\2\3同样操作一次
4、获取计算好的CRC了
按上面逻辑使用VHDL计算CRC32，步骤1结果只要16个，直接case语句分别计数，每种结果各个bit值固定，那么除了CRC值不确定，其他计数参数都固定，可以按步骤2-3把其余参数都计算出来，直接写入，VHDL不用完全把上面逻辑写入代码中
signal CRC: std_logic_vector(31 downto 0);
signal CRCBUF,CRCSUM: std_logic_vector(3 downto 0);CRCSUM<=CRCBUF xor CRC(3 downto 0);
process(CLK25M)beginif(CLK25M'event and CLK25M='1') thencase CRCSUM is --多项式 0xEDB88320Lwhen "0000" => CRC<=("0000" & CRC(31 downto 4)) xor "00000000000000000000000000000000";when "0001" => CRC<=("0000" & CRC(31 downto 4)) xor "00011101101101110001000001100100"; --1DB71064when "0010" => CRC<=("0000" & CRC(31 downto 4)) xor "00111011011011100010000011001000"; --3B6E20C8when "0011" => CRC<=("0000" & CRC(31 downto 4)) xor "00100110110110010011000010101100"; --26D930ACwhen "0100" => CRC<=("0000" & CRC(31 downto 4)) xor "01110110110111000100000110010000"; --76DC4190when "0101" => CRC<=("0000" & CRC(31 downto 4)) xor "01101011011010110101000111110100"; --when "0110" => CRC<=("0000" & CRC(31 downto 4)) xor "01001101101100100110000101011000";when "0111" => CRC<=("0000" & CRC(31 downto 4)) xor "01010000000001010111000100111100";when "1000" => CRC<=("0000" & CRC(31 downto 4)) xor "11101101101110001000001100100000"; --EDB88320when "1001" => CRC<=("0000" & CRC(31 downto 4)) xor "11110000000011111001001101000100";when "1010" => CRC<=("0000" & CRC(31 downto 4)) xor "11010110110101101010001111101000";when "1011" => CRC<=("0000" & CRC(31 downto 4)) xor "11001011011000011011001110001100";when "1100" => CRC<=("0000" & CRC(31 downto 4)) xor "10011011011001001100001010110000";when "1101" => CRC<=("0000" & CRC(31 downto 4)) xor "10000110110100111101001011010100";when "1110" => CRC<=("0000" & CRC(31 downto 4)) xor "10100000000010101110001001111000";when "1111" => CRC<=("0000" & CRC(31 downto 4)) xor "10111101101111011111001000011100";when others => NULL;end case;end if;
end process;我们计算下when "1011" => CRC<=("0000" & CRC(31 downto 4)) xor "11001011011000011011001110001100";
bit0=1,按c语言代码，for循环后，多项式右移了3bit，11101101101110001000001100100000右移3比特值00011101101101110001000001100100
bit2=1,按c语言代码，for循环后，多项式右移了2bit，11101101101110001000001100100000右移3比特值00111011011011100010000011001000
bit3=1,按c语言代码，for循环后，多项式没右移保存不变，11101101101110001000001100100000
3次异或多项式先亦或
00011101101101110001000001100100
00111011011011100010000011001000
11101101101110001000001100100000
异或后值为：
11001011011000011011001110001100
然后直接与右移4bit的CRC进行异或计算。（数据帧开始计算前需要把CRC初始化为FFFFFFFF）
这篇关于VHDL实现IEEE802.3中的CRC32算法的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
