本文主要是介绍Allegro 17.2 布线阻抗分析，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
Allegro 17.2布线阻抗分析
做多层电路板的时候，遇到需要做阻抗要求的时候，一般使用SI9000做阻抗设计。或者向PCB厂商拿叠层结构信息。无论哪一种，只是停留在设计层面，在设计PCB的走线线，是否完全做到阻抗一致，还是不确定的。所以，今天介绍Cadence Allegro 17.2布线阻抗分析是可以让工程师能直观的分析出阻抗的具体情况，能够评估每根走线上的阻抗变化情况，对工程师衡量信号的质量起着关键性的作用。下面将通过一个实例的方式来讲解使用Cadence Allegro 17.2软件进行布线阻抗分析的具体方法。
(1)选取一个4层电路板的实例文件，如下图所示，选取的这个文件，截图的部分是MCU与SDRAM存储器的部分，假设需要分析SDRAM走线的阻抗。
(2)选取电路板4层的叠层情况如下，从下图中我们可以看出，这是一个4层电路板，厚度是1.6mm。其中GND层，VCC层是阻抗线的参考层。
(3) 在叠层管理器的右侧点击Signal Integrity折叠按钮，可以展开信号完整性的计算表格，在这个表格里面可以对布线中所涉及到的单线阻抗和查分阻抗进行预计算。比如下图中，当在TOP,BOOTOM层布线0.1626mm的单线的时候，布线所具有的阻抗特性是50.699欧姆。若布线差分线的时候0.1626mm的线宽和0.2032mm的间距，布线所具有的阻抗特性是91.039欧姆。
(4) 接下来我们通过阻抗分析工具来分析SDRAM部分的具体阻抗控制情况，选择Analyze-- Workflow Manager启动分析工具。如果没这一项，就需要改变Editor，通过File—Change Editor…。
(5) 在Impedance Workflow流程中，选择Net Based模式，点击Select Nets弹出网络选择框。在选择框中选择我们需要分析的网络。假设需要分析的是SDRAM的地址线，点击选择好相应的SDRAM地址线FMC_A0到FMC_A12，FMC_BA0, FMC_BA1网络后，点击Apply按钮进行确认，然后点击OK退出。
(6) 点击Start Analysis按钮就可以开始对选择的网络进行阻抗分析。等待分析的进度条完成以后，就可以查看分析完成的结果。分析的结果两种显示方式，一种是表格的方式显示出来，一种是色度图表的方式显示出来。选择Impedance Table按钮可以开启分析结果的表格显示方式。
(7) 如下图在分析的结果你们，可以明显的看到所有的地址线存在阻抗突变的问题，MAX栏目给出最大的阻抗数据是132.10欧姆。点击上面表格中的具体的网络，下面表格中可以给出具体网络特征情况，包括阻抗线长比例，网络NET长度，延迟时间，RLC参数等。这些分析容易然我们发现设计中存在的问题。
(8) 点击Impedance Vision按钮分析的结果可以用色度图表的方式显示出来，色图卡通过颜色的不同标识出了每个布线阻抗变化的情况，这个显示方式相对比较直观些，更容易让工程师发现问题。仔细观察，出现阻抗突变，是由于参考层避让过孔而导致的。
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