PDS软件时序分析篇

本文主要是介绍PDS软件时序分析篇，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

目前不止一次的听到小伙伴们在说，紫光同创的PDS开发软件时序约束好难收敛，老是有违例，好难用。为什么会这样呢？这个PDS软件和之前我们使用的小器件开发软件有何区别呢？为何PDS软件要做成这样？且听我慢慢道来。

首先，我们要理解FPGA开发为何要进行时序约束。个人理解，有两点：一是让工程师清楚的知道自己verilog工程是否可以在当前的时序环境下正常运行；二是在Place&Route阶段影响LUT、FF等资源的布局与走线，因为工具会优先照顾工程的关键路径。

其次，FPGA设计一般要进行哪些时序约束呢，我们可以打开PDS的User Constant Edit（简称UCE）工具看一下：

        上述时序约束，Create_clock用来说明程序设计中时钟的频率，一般对管脚进来的时钟进行约束，如果不约束的话，默认为1Mhz。
        Create_Generated_Clock用来对衍生时钟进行约束，衍生时钟一般都是由“Create_clock”约束的时钟经过PLL或者分频之后产生的时钟。
        Set_clock_latency、Set_clock_uncerty对时钟的延迟和抖动进行约束，一般情况的是不会进行约束的，这个约束意思就是告诉工具，我这个clock信号不好，抖动大还有延迟，让工具分析的时候包含这块，一起进行分析。
        Set_Clock_group是对两个时钟进行异步约束，让工具完全不分析两个时钟之间的路径。
关于异步时钟处理这块，我认为也是PDS和其它FPGA开发工具最大的区别，有些FPGA开发工具会自动处理异步时钟（至于怎么处理的，作者也不知道），不用客户自己约束，而PDS需要用户自己对异步时钟进行约束，不然会当成同步时钟进行时序分析，结果就是很大概率会报出时序违例。
PDS工具用户对异步时钟约束处理方法，总结有三个：
（1）Set_clock_group约束；
（2）Set_false_path约束；
（3）Set_max_delay约束；
        其中，Set_max_delay约束权限比较低，会被Set_clock_group、Set_false_path约束覆盖掉。
        为何PDS工具不能简单粗暴的把异步时钟给自动设置为异步呢，还需要用户手动约束？举个例子大家就知道了，很多用户在处理跨时钟域数据传递的时候，会用到异步fifo，有异步fifo的话，我们就不建议两个时钟直接用set_clock_group进行约束，这会导致时序工具完全不分析异步fifo路径。倘若fpga中fifo的格雷码地址线走线长短不同，可能会导致传递数据错误。具体大家可以看看大佬的文章：DC综合约束012_异步FIFO中的格雷码设置max_delay_IC小鸽的博客-CSDN博客
        总而言之，时序约束主要是指明fpga工程中时钟的频率以及时钟之间的关系。
        时序约束完成之后，时序分析这块，有些小伙伴也会遇到麻烦。PDS软件的时序报告分两块，分别是综合阶段之后和Place&route阶段之后。如果是异步时钟约束，看综合阶段的关键路径Launch Clock和Capture Clock一不一样就行了，一样暂且不用管，不一样的话，需要进行处理，要么直接约set_clock_groups，如果有异步fifo，则异步fifo路径约set_max_delay -datapathonly，同时对时钟约束set_max_delay clk1 to clk2 100。