FPGA与高速ADC LVDS数据接口设计考虑

本文主要是介绍FPGA与高速ADC LVDS数据接口设计考虑，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

引言：本文描述了ADC和FPGA之间LVDS接口设计需要考虑的因素，包括LVDS数据标准、LVDS接口数据时序违例解决方法以及硬件设计要点。

1. LVDS简介

1.1 什么是LVDS？

LVDS（低压差分信号）标准是业界流行的差分数据传输标准，它是双线、低摆幅差分信号。其优点包括以下几点：

•低电源电压运行

•高速数据传输

•良好的共模噪声抑制

•噪音产生更少

图1：LVDS发送器和接收器

LVDS是在100Ω的受控阻抗介质上进行基带数据传输，其中传输介质可以是PCB走线、背板或电缆。如图1所示，LVDS输出由约3.5mA的电流源组成，该电流源驱动差分对。LVDS接收器具有高直流输入阻抗，因此，LVDS驱动器的大部分电流流过100Ω的终端电阻器，在接收器输入端产生约350mV的电压。

1.2 LVDS标准

表1所示的ANSI/TIA/EIA-644-A（LVDS）标准定义了LVDS信号。本标准定义了驱动器输出和接收器输入特性，它是一个纯电气标准。它不包括基本规范、协议甚至完整的电缆特性，因为这些都取决于应用。这允许在许多应用中轻松采用，也允许参考标准根据所需的信号质量和媒体长度或类型指定所需的最大数据速率。

表1：ANSI/TIA/EIA-644（LVDS）标准

1.3 LVDS优于单端标准的优势

LVDS中使用的差分数据传输方法比CMOS等单端方案更不容易受到共模噪声的影响。因为差分传输使用两条具有相反电流和电压摆动的线来传输数据，而不是CMOS中使用的一条线。LVDS接收器只会查看两个信号之间的差异，可以消除共模噪声。另外，由于磁场的抵消，差分信号也倾向于比单端信号辐射更少的噪声。此外，电流模式驱动器不易产生振铃和开关尖峰，进一步降低了噪声。LVDS与其他信号标准的比较如表2所示。

表2：LVDS与其他信号标准的比较

ANSI/TIA/EIA标准基于一组限制性假设建议最大数据速率为655Mbps，并基于无损耗介质提供了1.923Gbps的理论最大值。数据传输的最终速率和距离取决于介质的衰减特性和来自环境的噪声耦合。

图2：共模电压范围

2. ADC LVDS数据的边沿捕获分析

当LVDS接收器中没有足够的建立和保持时间来捕获数据时，称为边边沿获。由于LVDS对之间的PCB走线长度不匹配，可能会发生数据的边沿捕获。例如，如果6个DDR LVDS对没有以相同的距离路由到FPGA，则边沿捕获发生在12位ADC中。在边沿捕获期间，一些数据位可能会改变其值，导致FPGA不能正确采样ADC数据。

图3：显示了从ADS6129 12位ADC在FPGA内捕获的边沿捕获数据

由于ADC数据的边缘捕获，在图3中观察到峰值。在这种情况下，对比特D6和D8观察到边沿捕获。峰值是由于D6和D8位的建立和保持时间违规造成的。x轴表示采样数，y轴表示12位ADC的信号幅度。

3. 处理边沿捕获问题

边沿捕获问题可以通过两种方法来解决。一种方法是使用ADC LVDS功能来改变LVDS数据线相对于LVDS输出时钟的延迟。另一种方法是使用FPGA内部的延迟组件。

3.1 使用ADC内部的延迟特性

通过使用ADC的串行接口或并行模式调整输出时钟边沿，ADC LVDS数据可以相对于时钟延迟。只有调整输出时钟边沿才有可能改变所有LVDS对相对于输出时钟的建立和保持关系。图4提供了ADS6129串行模式下时钟位置偏移功能的详细信息。

图4：串行模式下ADS6129的时钟位置偏移特性

另外，ADS6129为并行模式控制时，可以通过控制SEN引脚电压来控制时钟延迟，如表3所示。

表3：SEN–模拟控制引脚

3.2 使用FPGA内部的延迟特性

解决边沿捕获问题的另一种方法是利用FPGA内部的延迟特性。FPGA的每个LVDS对都有延迟组件。例如，Xilinx FPGA具有称为“IDELAY”的延迟元件，可用于更改每个LVDS对的单独延迟。FPGA的IDELAY非常灵活，可以插入任何LVDS ADC对和FPGA之间。对于图2所示的边沿捕获问题，LVDS对D6_D7和D8_D9需要使用IDELAY组件进行延迟。此外，LVDS数据对之间的偏斜也可以通过在FPGA内使用此IDELAY组件来补偿。