clock latency 总结

本文主要是介绍clock latency 总结，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

   clock latency可分为souce latency和network latency:

• source latency是这clock 信号源 到芯片的clock输入端（输入端，可以理解为CLOCK输入Pad）的delay;
• network latency是指芯片clokc输入端(输入端，可以理解为CLOCK输入Pad)到flip-flop时钟输入端的delay

如下图所示，Network latency为一个预估值，在做clock tree synthesis时Astro会以network latency的值为目标来加入buffer。其设置如下：

        set_clock_latency source 1 [get_clocks CLK]set_clock_latency 0.5 [get_clocks CLK]

setup：在时钟到来之前，数据保持稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。（Tlogic_min+Tclock_q_min >Tskew+Thold)(Tskew考虑时钟树向前偏斜的情况）

hold：在时钟到来之后，数据保持稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。（Tclock>Tclock_q_max+Tlogic_max+Tseup+Tskew)(Tskew考虑时钟树向后偏斜的情况)

降频一般是可以解决setup violation的，但是如果出现hold violation, 如果负slack的值比较大，一般要修改设计或约束，如果负slack值较小，可以在P&R阶段通过insert buffer 来fix掉

recovery：有些类似于setup检查，是指撤销复位时，rst变到非复位状态的电平必须在clk之前一定的时间到来，可以保证clk在采样时，DFF处于非复位状态

removal：有些类似与hold检查，但又不完全相同，它是指复位时，rst在clk到来之后还需要维持的时间，否则会出现复位不成功

clock skew ：由于时钟线长度及时钟树叶节点负载不同等因素，导致时钟信号到达同一时序路径下的相邻时序单元时钟端口的时间并不相同，这种时钟信号之间的偏移就是相同时钟信号之间的偏斜。
例如，下面的时序报告中clock skew就是3.2247-2.736=0.511ns.

Point                                           Incr         Path
-----------------------------------------------------------------
clock SYS_CLK (rise edge)                       0.000        0.000
clock network delay (propagated)                3.247        3.247
I_ORCA_TOP/I_BLENDER/s3_op2_reg[18]/CP (sdnrb1) 0.000        3.247 r
I_ORCA_TOP/I_BLENDER/s3_op2_reg[18]/Q (sdnrb1)  0.516 &      3.763 r
...
I_ORCA_TOP/I_BLENDER/s4_op2_reg[31]/D (sdnrb1)  8.242 &     12.004 f
data arrival time                                           12.004clock SYS_CLK (rise edge)                       8.000        8.000
clock network delay (propagated)                2.736       10.736
I_ORCA_TOP/I_BLENDER/s4_op2_reg[31]/CP (sdnrb1)             10.736 r
library setup time                              -0.189      10.547
data required time                                          10.547

clock uncertainty：clock在时序器件clk脚上的不确定性，包括clock jitter和clock skew两部分的总和.

clock transition：clock信号的skew时间。分为上升沿时间和下降沿时间。

clock gating：指门控时钟。由于低功耗的要求，有些模块会停止工作。通过停掉clock减少这些模块的耗电.

clock jitter：clock源是芯片外部管脚引入或是内部PLL产生的。clock的每个周期时间都会有微小的偏差，这种偏差叫做clock jitter.

clock latency：clock源到时序器件的clk脚的延迟叫做clock latency.

clock tree：从一个clock源出发，clock网络经过多级buffer，到达每个时序器件的clk脚。为了保证从clock源到每个器件clk脚的延时相差不多，clock在布局布线时做成树形网络结构，叫做clock tree

这篇关于clock latency 总结的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！

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