本文主要是介绍Verilog基础知识5（ASIC设计中各个阶段的关键问题汇总），希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
需求说明：Verilog设计
内容 ：ASIC设计关键问题
来自 ：时间的诗
原文：http://blog.sina.com.cn/s/blog_629d62b60100u42r.html
ASIC的复杂性不断提高，同时工艺在不断地改进，如何在较短的时间内开发一个稳定的可重用的ASIC芯片的设计，并且一次性流片成功，这需要一个成熟的ASIC的设计方法和开发流程。本文结合NCverilog，DesignCompile，Astro等ASIC设计所用到的EDA软件，从工艺独立性、系统的稳定性、复杂性的角度对比各种ASIC的设计方法，介绍了在编码设计、综合设计、静态时序分析和时序仿真等阶段经常忽视的问题以及避免的办法，从而使得整个设计具有可控性。
1.基本的ASIC设计流程
ASIC设计流程可以粗分为前端设计和后端设计，如果需要更细的划分，可以分成如下几个步骤：
1.包括系统结构分析设计、RTL编码以及功能验证；
2.逻辑综合、PreLayoutSTA以及形式验证（RTL代码与逻辑综合生成的Netlist之间）；
3.Floorplan、Placement、ClockTree插入以及全局布线（GlobalRouting）
4.形式验证（逻辑综合的Netlist与带有CT信息的Netlist之间）、STA；
5.DetailedRouting，DRC；
6.PostlayoutSTA，带有反标延迟信息的门级仿真；
7.Tape-Out
当然，这还是一个比较粗的流程，其中每个步骤还可以分得更细，通常所说的前端设计主要包括上述流程中的1，2，4，6这几个部分。同时，这个流程是一个迭代的过程。对于一些通常的问题以及其中的一些方法，已经有大量的文献中提到，本文将不再赘述，因此本文着力于讨论在设计各个阶段中一些容易被忽视的或者可能带来潜在危险的地方。
2.结构分析设计、RTL编码
这一阶段在整个ASIC设计中占非常重要的地位，结构分析设计阶段主要是从产品的功能定义出发，对产品采用的工艺、功耗、面积、性能以及代价进行初步的评估，从而制定相应的设计规划，对于规模很大的ASIC设计，在这一阶段估算芯片的功耗面积非常困难。在这里引入一个ASIC设计中很重要的概念：划分（Partitioning），在不同的设计阶段这个概念都将提到。首先，必须在芯片的Top-1级进行功能划分，Top-1级通常可以分为4个大的功能模块，IOPads、边界扫描逻辑、核心功能逻辑，以及PLL时钟模块，然后再对核心功能逻辑依据功能进一步细化。核心功能部分将是RTL编码设计的重点部分，下面就这一部分展开说明。
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