时序分析基本概念介绍BC-WC Mode

今天我们要介绍的时序分析概念是BC-WC Mode。由于考虑到芯片运行环境的变化，并且在芯片制作中难以克服的工艺原因造成的Die to Die的参数不同，在原来Single Mode中通过分析的芯片，在真实芯片运行中，未必能完成所设定的功能。

考虑到single mode的粗糙性，在130nm以下的工艺中基本上已经不用了。我们引进了BC-WC（best corner-worst corner）分析模式。BC-WC模式下，工具会分析芯片所可能出现的最好和最坏的运行情况，保证这两种极端情况下芯片功能的完整性。

在对上图的时序分析中，

对于setup check，工具会去使用两套max，min的library，也是两种PVT条件下，去计算timing path的delay

Launch clock      :late path from max liblate path from max libearly path from max lib

对于hold check，也是一样。

Launch clock     : early path from min libearly path from  min liblate path from min lib

来看一个例子吧:

根据上图中的赋值，我们可以计算出setup的slack

clock period = 4met)

大家也可以自己算下hold满足了嘛？