System Verilog浅学——1.二进制和运算符

本文主要是介绍System Verilog浅学——1.二进制和运算符，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

材料来源：B站up:Tan-Yifan
【SystemVerilog常用语法简介】https://www.bilibili.com/video/BV1XA41177of?p=14&vd_source=1a46c7af8e528520d93f15dd5c760634

二进制

常量

格式：二进制位宽+'+进制符号（b:2;h:16;d:10）+数据

1'b1
1'b0
16'habcd
4'd10

变量

logic a;//一位二进制
logic [3:0]b;//4位二进制
logic [31:0][31:0]c;//32*32位二进制

组合/位绑定

{a, 1'b1}//高位是a，低位是常数二进制1的两位向量
{a, b}//五位二进制，最高位a，低四位b
{16{1'b1}}//16位全1
{a, 16{b}}//

运算符

基本运算符

缩位运算符

运算符不能视为向量，例如(a+b)[3:0]的写法是错误的

这篇关于System Verilog浅学——1.二进制和运算符的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！

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