本文主要是介绍DC report_timing 报告分析（STA），希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
每一个path都有专属的slack，slack值可以是正，0或者负。某一个path拥有最坏的slack的话则称之为 critical path
critical path拥有最大的负slack值。若是所有的path都没有时序违规，则slack都是正数，此时最小的那个slack则是critical path。
负数critical paths意味着某一组的path都是critical path。
路径可以被分组(group)来得到各自的时序分析，时序报告和优化。
【时序报告】示例
Startpoint: I_RISC_CORE/I_INSTRN_LAT/Instrn_1_reg_27_(rising edge-triggered flip-flop clocked by SYS_2x_CLK)
Endpoint: I_RISC_CORE/I_ALU/Zro_Flag_reg(rising edge-triggered flip-flop clocked by SYS_2x_CLK)
Path Group: SYS_2x_CLK
Path Type: maxPoint Incr Path
----------------------------------------------------------------------------------
clock SYS_2x_CLK (rise edge) 0.00 0.00
clock network delay (propagated) 0.51 0.51
I_RISC_CORE/I_INSTRN_LAT/Instrn_1_reg_27_/CP (senrq1) 0.00 0.51 r
I_RISC_CORE/I_INSTRN_LAT/Instrn_1_reg_27_/Q (senrq1) 0.62 1.13 f
I_RISC_CORE/I_INSTRN_LAT/Instrn_1[27] (INSTRN_LAT) 0.00 1.13 f
I_RISC_CORE/I_ALU/ALU_OP[3] (ALU) 0.00 1.13 f
I_RISC_CORE/I_ALU/U288/ZN (nr03d0) 0.36 * 1.49 r
I_RISC_CORE/I_ALU/U261/ZN (nd03d0) 0.94 * 2.43 f
I_RISC_CORE/I_ALU/U307/ZN (invbd2) 0.35 * 2.78 r
I_RISC_CORE/I_ALU/U343/Z (an02d1) 0.16 * 2.93 r
I_RISC_CORE/I_ALU/U344/ZN (nr02d0) 0.11 * 3.04 f
I_RISC_CORE/I_ALU/U348/ZN (nd03d0) 0.28 * 3.32 r
I_RISC_CORE/I_ALU/U355/ZN (nr03d0) 0.29 * 3.60 f
I_RISC_CORE/I_ALU/U38/Z (an02d1) 0.15 * 3.75 f
I_RISC_CORE/I_ALU/U40/Z (an02d1) 0.12 * 3.87 f
I_RISC_CORE/I_ALU/U48/ZN (nd02d1) 0.06 * 3.93 r
I_RISC_CORE/I_ALU/U27/ZN (nd02d1) 0.06 * 3.99 f
I_RISC_CORE/I_ALU/Zro_Flag_reg/D (secrq4) 0.00 * 3.99 f
data arrival time 3.99clock SYS_2x_CLK (rise edge) 4.00 4.00
clock network delay (propagated) 0.47 4.47
clock uncertainty -0.10 4.37
I_RISC_CORE/I_ALU/Zro_Flag_reg/CP (secrq4) 0.00 4.37 r
library setup time -0.37 4.00
data required time 4.00
--------------------------------------------------------------------------------
data required time 4.00
data arrival time -3.99
-------------------------------------------------------------------------------
slack (MET) 0.01
报告开始显示了路径的起点，路径终点，路径组名和路径检测的类型。此例中，路径检测类型为max，意味着最大的延时或者setup check，若是min则是最小的延时或者hold check
下面一个大表显示了从起点到终点之间的一个个点的延时值。纵列有三个标识， Point， Incr和 Path，分别表示了路径中的各个点，此点所需要的延时和从起点一直累积到此点的延时值。（一般是6列：point、fanout扇出值、trans传输延时、incr器件延时、path、attributes延时类型）
星号(*)表示了使用了SDF文件中的延时值，r和f表示 上升或者下降沿。
标准延迟文件SDF：主要包含了网表中所有器件的延迟信息，用于时序仿真；通常情况下，在仿真过程中会使用由PT报出的sdf，因为PT会结合后端工具，生成延迟更为精确的sdf文件。
之前说过路径由数据载入的时钟沿开始，到device的数据输入端结束。表中的data arrival time表示了从载入时钟沿到终点数据到达所经历的时间。
再用required time减去arrival time 则得到了slack值。
例子中显示的slack非常小，意味着时序约束很勉强的达到要求。若是负数则需要改变设计来修复此violation，例如使用更大的drive strenth的driver来减少net delay。
反过来说，若是slack值相当大，则说明了此路径还有很多优化的机会。例如换成更小更慢的driver来减少面积，或者更高阈值的driver来减少leakage power。
【另外报告详细解说】
Design Compiler中，常用report_timing命令来报告设计的时序是否满足目标（Check_timing:检查约束是不是完整的，在综合之前查看，要注意不要与这个混淆）。
时间报告有四个主要部分：
·第一部分是路径信息部分，如下所示：
主要报告了工作条件，使用的工艺库，时序路径的起点和终点，路径所属的时钟组，报告的信息是作建立或保持的检查，以及所用的线负载模型。
·第二部分是路径延迟部分，
这个路径延迟部分是DC计算得到的实际延迟信息；命令执行后，对于下图中的路径，得到的一些路径信息，有了单元名称（point），通过该单元的延时（Incr）,经过这个单元后路径的总延时等信息：
上图的解释：
路径的起点是上一级D触发器的的时钟端。
input external delay:(由于上一级D触发器的翻转(路径的起点也就这里)、芯片外部组合逻辑而经历的)输入延时约束（set_input_delay），也就是数据到达芯片的数据输入管脚的延时建模,这个延时是1ns;”r”表示上升延时，”f”表示下降延时
clock network delay(idle):时钟信号从芯片的端口到内部第一个寄存器的延时是0.5ns；
Data1(in):芯片输入端口到芯片内部真正数据输入端之间的线延时，是0.04ns。（可以认为是管脚的延时）
U2/y : 这里，前面0.12表示u2这个器件的翻转/传输延时，意思是从这个器件的数据输入端（包括连线），到输出端y的延时是0.12ns。后面的1.66的意思是从路径起点到u2的y输出的延时是1.66ns.
…
最后u4/D：这里就是终点了，D触发器的数据输入端；当然终点也可能是芯片的输出端口。
报告中，小数点后默认的位数是二，如果要增加有效数(字)，在用report_timing命令时，加上命令选项“-significant_digits"。报告中，Inc:是连线延迟和其后面的单元延迟相加的结果。如要分别报告连线延迟和单元延迟，在使用report_timing命令时，加上命令选项"-input_pins"。
·第三部分是路径要求部分，如下图所示：
这个路径要求部分是我们约束所要求的部分；值-0. 06从库中查出，其绝对值是寄存器的建立时间。值2.17为时间周期加上延时减去时钟偏斜值再减寄存器的建立时间(假设本例中的时钟周期是2 ns)。
·第四部分是时间总结部分，如下图所示：
DC得到实际数据到达的时间和我们要求的时间后，进行比较。数据要求2.17ns前到达（也就是数据延时要求不得大于2.17ns），DC经过计算得到实际到达时间是2.15ns，因此时序满足要求，也就是met，而不是时序违规（violation）。时间冗余(Timing margin)，又称slack，如果为正数或‘0’，表示满足时间目标。如果为负数，表示没有满足时间目标。这时，设计违反了约束(constraint violation)。
（2）timing_report的选项与debug
在进行静态时序分析时，report_timing是常用的一个命令，该命令有很多选项，如下所示（具体可以通过man进行查看）：
我们可用report_timing的结果来查看设计的时序是否收敛，即设计能否满足时序的要求。我们也可以用其结果来诊断设计中的时序问题，对于下面的报告，
外部的输入延迟为22 ns，对于时钟周期为30 ns的设计，显然是太大了。设计中，关键路径通过6个缓冲器，需要考虑这些缓冲器是否真的需要；OR单元的延迟为10. 72ns，似乎有问题。关键路径通过四个层次划分模块，从模块u_proc，经模块u_proc/u_dcl，经模块u_proc/u_ctl，到模块u_int。前面我们说过，DC在对整个电路做综合时，必须保留每个模块的端口。因此，逻辑综合不能穿越模块边界，相邻模块的组合逻辑并不能合并。这4个层次划分模块使得DC不能充分使用组合电路的优化算法对电路进行时序优化，是否考虑需要进行模块的重新划分。
（3）设计违规检查：
当然有时候并不是真正的设计违规，有可能是约束设计过紧，有可能是设计的输入延时太紧导致violation，比如前面那个实战中，综合得到的结果是可以满足要求的，但是由于约束不当而导致DC爆出违规。
（4）查看分组优化结果：
主要是查看路径分组之后，路径的时序情况是什么样的，如下所示：
这篇关于DC report_timing 报告分析（STA）的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
