本文主要是介绍【数字电路】MacBook使用iverilog进行数字电路仿真，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
安装流程
在终端中用brew包管理工具进行安装仿真工具：
编译verilog代码：
brew install icarus-verilog编译verilog代码：
brew install verilatorMacOS系统显示UNIX GUI
brew install xquartz可视化仿真波形图：
brew install gtkwave
安装过程中可能出现如下报错：
Error: icarus-verilog: unknown or unsupported macOS version: :dunno
解决方案：升级brew工具
brew update-reset
代码编写
编写verilog文件test.v
module test (input clk,output dout
);assign dout = ~clk;
endmodule
这个verilog代码表达的是输出信号dout是输入信号clk取反的值。
编写testbench文件test_tb.v
/*incentive document
*/
`timescale 1ns / 1ns
module testbench();reg clk;/* define the wire below */wire dout;parameter CYCLE = 2;parameter END_TIME = 200;/* init the module below */test mod(.clk (clk),.dout (dout));/***************************************************/initial begin $dumpfile("wave.vcd"); //生成的vcd文件名称$dumpvars(0, testbench); //tb模块名称end
/***************************************************//* init the state */initial beginclk = 0;end
/***************************************************//* generate clock */always begin#(CYCLE / 2) clk = ~clk;end
/***************************************************//* stop the simulation */initial begin#END_TIME;$stop;endendmodule
注意，一定要有如下模块才能生成波形文件：
initial begin $dumpfile("wave.vcd"); //生成的vcd文件名称$dumpvars(0, testbench); //tb模块名称end
编译仿真
verilog文件编译：
iverilog -o wave test.v test_tb.v
生成vcd文件：
vvp -n wave
这里的-n是让testbench在执行完测试流程之后自动结束，也可以不在执行命令这里使用-n，而通过在testbench文件的initial块中添加$finish命令来结束。
用gtkwave工具打开vcd波形：
gtkwave wave.vcd
或
open wave.vcd
但是我的MacOS系统版本高于14，所以gtkwave工具不兼容，因此可以使用vscode的wavetrace插件可视化波形图。
从波形图可知，dout=~clk这个逻辑满足，仿真完成。
另外，编译过程可以写进shell脚本（complier.sh）一步完成：
echo "开始编译"
iverilog -o wave ./test.v ./test_tb.v
echo "编译完成"echo "生成波形文件"
vvp -n wave
cp wave.vcd wave.lxtecho "打开波形文件"
open wave.vcd
执行脚本：
bash ./compiler.sh
在vscode中安装Verilog-HDL插件，可以实现Highlight（代码高亮）、Liting（代码查错）、Ctag等功能。
这篇关于【数字电路】MacBook使用iverilog进行数字电路仿真的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
