xilinx_FPGA_MIG_DDR3读写控制

Xilinx MIG UART控制DDR3读写

使用的硬件平台时Kintex7_ECO开发板硬件参数：
FPGA型号：xc7k325tffg676-2
DDR3：MT41J256M16
开发环境：Vivado2020.1

功能概述：
通过串口控制DDR3的读写操作，串口终端发送写数据协议（包含协议头55 AA）、读写命令字、读写数据的基地址、读写数据长度，串口模块接收数据发送到协议解析模块，协议解析模块解析出读写控制，控制MIG IP实现连续地址和数据的读写操作，读出的数据发送到串口终端显示。
串口自定义协议如下：
写数据： 55 AA 00 xxx(基地址) xxx(长度)
读数据： 55 AA 01 xxx(基地址) xxx(长度)

系统框图：

Vivado工程：

UART读DDR3测试结果，MIG IP时序


UART写DDR3测试结果，MIG IP时序


DDR3简介：
DDR3是一种计算机内存规格。属于SDRAM家族的内存产品，提供了相较于DDR2 SDRAM更高的运行效能与更低的电压，是DDR2 SDRAM的后继者，也是现时流行的内存产品规格。简单的理解就是存储阵列，通过地址吧数据存进去，读出来，只是掉电数据会丢失，DDR3在工作的时候需要动态刷新，给存储单元补充能量，防止数据丢失。
DDR3内部结构：想了解具体工作阅读MT41J256M16数据手册

MIG IP配置：
IP核的时序以及工作原理请自己阅读ug586_7Series_MIS数据手册。