EDA——连续0或连续1序列检测的有限状态机（FSM）实现

问题描述

设计一个4连续0或者4个连续1的序列检测 FSM，定义一个长序列，在七段管上分别显示检测的4个连续0和4个连续1的个数。连续0和连续1的个数在七段管上的显示，分别用函数和任务实现。

问题分析

1.什么是FSM？
有限状态机简写为FSM（Finite State Machine），状态机就是状态转移图。举个最简单的例子，人有三个状态：健康，感冒，康复中。触发的条件有淋雨（t1），吃药（t2），打针（t3），休息（t4）。所以状态机就是健康-（t4）->健康；健康-（t1）->感冒；感冒-（t3）->健康；感冒-（t2）->康复中；康复中-（t4）->健康，等等。就是这样状态在不同的条件下跳转到自己或不同状态的图。

2.本题的状态转移图是什么样的？
我的设想本题共需设置8个状态，分别为
S0:0
S1:00
S2:000
S3:0000
S4:1
S5:11
S6:111
S7:1111
这八个状态可以用三位二进制数表示。状态转移图如下：

这里由于要计数，所以S3状态后要回到S0，S7状态后要回到S4，回去的同时计数加一即可。
3.什么是任务？什么是函数？
任务就是一段封装在“task-endtask”之间的程序。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当同时定义输入输出端口。另外，任务可以彼此调用，而且任务内还可以调用函数。虽然任务中不能出现 initial 语句和 always 语句语句， 但任务调用语句可以在 initial 语句和 always 语句中使用。
函数通过关键词function和endfunction定义，不允许输出端口声明，但可以有多个输入端口。在其内部自己的函数名就是返回值。函数调用一般使用assign语句赋返回值。
关于具体任务与函数的区别，可以看下面大佬的文章
任务与函数

实现代码

module fsm4(clk,clr,x,z,out0,out1);
input clk,clr,x;
output reg z; 
output wire[6:0] out0;
output reg[6:0] out1;
reg[3:0] out70,out71;  
reg[2:0] state;
parameter  S0=3'b000,S1=3'b001,S2=3'b010,S3=3'b011,S4=3'b100,S5=3'b101,S6=3'b110,S7=3'b111; function[6:0] fout7;input[3:0] fin4;case(fin4)4'H0:fout7=7'b1000000;   4'H1:fout7=7'b1111001;  4'H2:fout7=7'b0100100; 4'H3:fout7=7'b0110000;   4'H4:fout7=7'b0011001;  4'H5:fout7=7'b0010010;  4'H6:fout7=7'b0000010; 4'H7:fout7=7'b1111000;  4'H8:fout7=7'b0000000;4'H9:fout7=7'b0011000;  default:fout7=7'b1111111;endcase
endfunctiontask Bto7;
input[3:0] tin4;
output reg[6:0] tout7;case(tin4)4'H0:tout7=7'b1000000;   4'H1:tout7=7'b1111001;  4'H2:tout7=7'b0100100; 4'H3:tout7=7'b0110000;   4'H4:tout7=7'b0011001;  4'H5:tout7=7'b0010010;  4'H6:tout7=7'b0000010; 4'H7:tout7=7'b1111000;  4'H8:tout7=7'b0000000;4'H9:tout7=7'b0011000;  default:tout7=7'b1111111;endcase
endtaskalways @(posedge clk or posedge clr)  
begin
if(clr) begin state<=S0;out70<=0;out71<=0;z=1'b0; end      
else begin
case (state)
S0:begin if(x) begin state<=S4;z<=1'b0; end else begin state<=S1;z<=1'b0; end end
S1:begin if(x) begin state<=S4;z<=1'b0; end else begin state<=S2;z<=1'b0; end end
S2:begin if(x) begin state<=S4;z<=1'b0; end else begin state<=S3;z<=1'b0; end end
S3:begin if(x) begin state<=S4;z<=1'b0; end else begin state<=S0;z<=1'b1;out70<=out70+1; end end
S4:begin if(x) begin state<=S5;z<=1'b0; end else begin state<=S0;z<=1'b0; end end
S5:begin if(x) begin state<=S6;z<=1'b0; end else begin state<=S0;z<=1'b0; end end
S6:begin if(x) begin state<=S7;z<=1'b0; end else begin state<=S0;z<=1'b0; end end
S7:begin if(x)  begin state<=S4;out71<=out71+1;z<=1'b1; end else begin state<=S0;z<=1'b0; end end
default: begin state<=S0;z<=1'b0;end  
endcaseend
endassign out0=fout7(out70);
always @(out71) beginBto7(out71,out1);
end endmodule

测试代码

`timescale 1 ps/ 1 ps
module fsm4_vlg_tst();
reg clk;
reg clr;
reg x;                                             
wire [6:0]  out0;
wire [6:0]  out1;
wire z;fsm4 i1 (.clk(clk),.clr(clr),.out0(out0),.out1(out1),.x(x),.z(z)
);
initial                                                
begin                                                                                           
$display("Running testbench");  
clr=0;clk=0;x=0;
#1 clr=1;
#1 clr=0;
#20 x = 1; #4;
#20 x = 0; #4;
#20 $stop;
end                                                    
initial
$monitor($realtime,,,"x=%b out0=%b out1=%b",x,out0,out1); 
always                                                                 
begin                                                  #1 clk =~ clk;                                        
end                                          
endmodule

结果展示

波形输出

观察波形，开始一直输入0（x=0），在四个时钟之后，表示0个数的七段管（out0）计数加一，表示1个数的七段管（out1）计数不变；随后改成输入1（x=1），在四个时钟后1的个数加一，0的个数维持原来的数；再改成0后1的个数维持，0的个数每四个时钟加一，因此符合逻辑要求。本题的十进制转七段管的功能分别用函数和任务实现，符合题目要求。这段代码只考虑了用两个七段管（即两个计数均小于10）的情况下的情况，如需扩展则要增加输出位和分离十进制各位的代码。