芯片后仿相关记录

芯片后仿简介

门仿是综合生成的网表仿真，尽可能多的跑用例，此时门仿网表比之RTL代码往往插入了DFT，可能会影响到功能。

后仿是加了SDF之后的仿真，SDF是基于具体工艺的，有芯片具体延时信息的反标文件。

后仿一般跑两个sdf， 一个是min的，一个是max的， min和max里同时又分了min/typical/max 三种工艺角参数，实际工程后仿真时一般选择min/max 两种情况。

后仿工程实例

（1） case1 sdf_min  编译时间 ：1.5h  仿真时间：12h

（2） 后仿需要加速策略： 有一些DDR training  ， PCIE 建链等过程如果使用实际模型跑，会很慢，仿真时间要30ms， 实际时间要几天； 通过force 内部信号等加速手段，可以大大缩短时间，缩短到3ms左右。

关闭波形也可以起到一定加速作用。

有一些较长的初始化过程也可以跳过的。比如QSPI加载Firmware等。

TIPS: 把PLL,DLL模型换成behavior model确实会快很多，50us基本全部lock完了，原来gate model要1.3ms才lock .  要调试可以先换behavior model

（3）后仿仿真资源管理

后仿往往exec文件会很大，在编译过程中不要随便ctrl+c ,否则容易导致数据库崩溃。

(4) 后仿注意用例的调整，尤其是对延时敏感的地方，比如连线验证，在min时可能是0延时的，在max时，可能延时就比原用例中的要大：

 （4） 一些编译错误

elab阶段有编译错误，在这个log里查找。

异常错误，删了重跑。

（5）

 其他Tips

（1）服务器性能会影响仿真资源，后仿耗费资源大，在X项目中，同时跑超过4个后仿case, 服务器卡死了。

（2）后仿和前仿时有差异，连线验证前仿

前仿：

后仿时：连接关系已经发生改变，相应用例要改一下

后仿引入了sdf延时，直接连线也不是直接沿对齐的，注意用例加延时

参考文章

芯片后仿 - hippomyl - 博客园