易灵思Inout管脚操作指南

一.原理说明

易灵思器件在设计时，逻辑层和硬件（硬核接口，管脚接口）层是分开独立的，无论是MIPI，，DDR，PLL 和 JTAG，对于用户来说，可以把硬件层当做外围器件来看待，只需要关注和逻辑层关联的接口的时序；
LVDS 和 GPIO 一样，当然也都是同样的设计理念；

二.软件设置界面

1. 打开任意工程，在interface designer选择栏里面，右键GPIO 模块 ，创建Block 或者 Bus,来添加引脚；

2. 在Input ，Output ，Output Enable 选项框内定义连接到逻辑内的引脚名称，以及是否使能引脚的寄存器；

三.逻辑内的设置

input     inout_data_IN    // 输入数据         ,
output    inout_data_OUT   // 输出数据         ,
output    inout_data_OE    // 输出数据使能         ,      assign inout_data_OUT   = inout_data_OE    ? 1'b1 : 1'b0	;
// 易灵思的综合器不能判断逻辑内的高阻1'bz，所以需要给inout_data_OUT  确定的 0 或 1；// 如果需要将硬件管脚inout 设置为高阻状态，
// 只需要将inout_data_OE一直给0