DDR2学习笔记（3）

本文主要是介绍DDR2学习笔记（3），希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

READ指令

（1）READ指令用来初始化一个触发读存储到一个被激活的行上。变量BA1,BA0用来选择bank，A0-A9用来选择在bank中的列，A10决定是否使用auto precharge。如果选择了auto precharge，该行在读操作结束之后变为precharge；如果没有选择auto precharge，该行在结束读操作之后为随后的存取保持激活状态。

开启READ 指令的时钟和使能信号如图所示：

DDR2学习总结（3）

（2）在读触发期间，从列地址的输入到可用的数据输出之间的

延时称作Read Latency(RL)；RL=CL+AL。

下图所示的是READ Latency的具体情况：

对应的三幅图分别是RL=3(AL=0,CL=3)、RL=4(AL=1,CL=3)、RL=4(AL=0.CL=4)的情况。

其中，DO n表示的是对应于第n列地址的数据信号。

这里，BL=4，故在DO n之后有三个连续的数据输出。

在READ指令下，DQ,DQS,DQS#均为输出信号。DQS,DQS#伴随着输出数据被DDR2 SDRAM驱动，最初的DQS的LOW状态和DQS#的HIGH状态是由READ开头控制的，结束的DQS的HIGH状态和DQS#的LOW状态是由最后一个数据元素输出结束控制的。

DDR2学习总结（3）
（3）READ触发可以被连续执行，后来的READ指令的输出数据可以跟前一个READ指令连续，即新的READ指令输出的第一个元素可以跟随在前一个READ指令的最后一个输出元素后。需要满足的条件是新的READ指令在前一个READ指令执行至少BL/2个时钟周期之后执行。

连续的读出数据如下图所示：其中，DO n表示的是对应于第n列地址的数据信号。

这里，BL=4，故在DO n之后有三个连续的数据输出。

DDR2学习总结（3）非连续的读出数据如下图所示：其中，DO n表示的是对应于第n列地址的数据信号。

这里，BL=4，故在DO n之后有三个连续的数据输出。

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（4）当BL=4时，DDR2 SDRAM的读传输不允许被中断或截短。一旦BL=4，读指令操作必须完成完整的读触发。然而，READ操作（auto precharge失效情况即A10=LOW）且BL=8时，有可能可以被其它READ触发中断或截短。只有当中断发生在上一个READ指令正好传输了4n个数据的情况下才能被其它READ触发中断或截短。下图所示的是BL=8（auto precharge失效情况即A10=LOW）时，被其它READ触发中断或截短，此时上一个READ指令正好传输了4个数据。新的READ指令auto precharge可以有效也可以无效（A10为LOW和HIGH都可以）。

DDR2学习总结（3）

（5）DDR2 SDRAM在做READ with auto precharge（当A10=HIGH）操作时装换到其它命令的延时如下表所示：

DDR2学习总结（3）

（6）READ指令后接PRECHARGE指令

当auto precharge失效的情况下，READ指令后可跟随一个PRECHARGE指令。下图分别为BL=4,BL=8两种情况下READ指令后跟随一个PRECHARGE指令的情况。在相同的bank中READ指令后跟随PRECHARGE的延时为AL+BL/2+tRTP-2个时钟周期。

DDR2学习总结（3）

当READ指令执行时，如果A10=HIGH，表示READ指令里包含auto precharge功能。该DDR2 SDRAM在tRAS(min)和tRTP满足的情况下之后的（AL+BL/2）个时钟周期的上升沿开始执行AUTO PRECHARGE操作。如果tRAS(min)在该上升沿的到来的时候不满足条件，AUTO PRECHARGE操作开始的点必须延迟直到tRAS(min)满足条件。如果tRTP(min)在该上升沿的到来的时候不满足条件，AUTO PRECHARGE操作开始的点必须延迟直到tRTP (min)满足条件。在任何情况下，内部的precharge不可能早于在上一个4-bit完成之后的两个时钟周期内开始。

下图表示的是READ指令里不包含auto precharge（A10=LOW）功能的时候，从READ指令到PRECHARGE指令的延时为AL+BL/2+Trtp-2个时钟周期。需要注意的是，在图中BL=4,AL=0。如果tRAS的最小值被满足，PRECHARGE指令仅在T6时刻被应用。

图中针对tAC和tDQSK最大最小的两种情况分别给出了DQ的最后时序图。

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