数电实验（七）——简易频率计

写在前面的话

很开心大家能够持续关注我这个CSDN小透明，上一周比较忙，就少更了一期的数电实验，结果，好多小伙伴都私信问我，还有小伙伴跑去爬虫系列文章评论区去蹲第七次数电实验，感觉受宠若惊。哈哈哈哈哈，这不来了嘛，第七次数电实验来了~这就安排上
往期文章：
数电实验（四）——四位乘法器
数电实验（五）——ROM设计
数电实验（六）——信号发生器

简易频率计

本次实验依旧不会一步一步地展示怎么做，不会的小伙伴请自行参考往期文章（其实就是我懒~ 略略略）
以下是关键步骤：
一.明确本次实验的实验要求：
1.通过信号发生器产生信号
2.通过AD模块将信号转为数字信号传入FPGA
3.通过VHDL语言进行信号频率的判断，将结果输出到七段数码管
二.实验步骤
1.信号发生器的使用不多赘述（那不是有手就行嘛[坏笑ing]），记着CH1还是CH2，一定要Output
2.新建五个VHDL文件，要生成五个器件，分别是两个分频器，一个计数器，一个锁存器，一个译码器
两个分频器：

一共五个~
下面是代码部分：
分频器1：

分频器2：

计数器：
（真不忍心你们自己手敲了~，我直接贴源码吧）
（这还不来一波点赞评论？喜欢我就关注哦）
不过CSDN不支持VHDL代码格式好像，我给你们放Python代码模块里面，可以直接复制粘贴

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY jishuqi ISPORT (RST,clk:IN STD_LOGIC;DW:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);D2,D1,D0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END jishuqi;
ARCHITECTURE fwm OF jishuqi IS
BEGINPROCESS(RST,clk)VARIABLE T8,T7,T6,T5,T4,T3,T2,T1,T0:STD_LOGIC_VECTOR(3 DOWNTO 0):="0000";BEGINIF RST='0' THENT8:="0000";T7:="0000";T6:="0000";T5:="0000";T4:="0000";T3:="0000";T2:="0000";T1:="0000";T0:="0000";ELSIF clk' EVENT AND clk='1' THENIF T0<"1001" THEN T0:=T0+1;ELSIF T1<"1001" THEN T1:=T1+1;T0:="0000";ELSIF T2<"1001" THEN T2:=T2+1;T1:="0000";T0:="0000";ELSIF T3<"1001" THEN T3:=T3+1;T2:="0000";T1:="0000";T0:="0000";ELSIF T4<"1001" THEN T4:=T4+1;T3:="0000";T2:="0000";T1:="0000";T0:="0000";ELSIF T5<"1001" THEN T5:=T5+1;T4:="0000";T3:="0000";T2:="0000";T1:="0000";T0:="0000";ELSIF T6<"1001" THEN T6:=T6+1;T5:="0000";T4:="0000";T3:="0000";T2:="0000";T1:="0000";T0:="0000";ELSIF T7<"1001" THEN T7:=T7+1;T6:="0000";T5:="0000";T4:="0000";T3:="0000";T2:="0000";T1:="0000";T0:="0000";ELSIF T8<"1001" THEN T8:=T8+1;T7:="0000";T6:="0000";T5:="0000";T4:="0000";T3:="0000";T2:="0000";T1:="0000";T0:="0000";END IF;END IF;IF T8/="0000" OR T7/="0000" OR T6/="0000" THENDW<="10";D2<=T8;D1<=T7;D0<=T6;ELSIF T5/="0000" OR T4/="0000" OR T3/="0000" THENDW<="01";D2<=T5;D1<=T4;D0<=T3;ELSEDW<="00";D2<=T2;D1<=T1;D0<=T0;END IF;END PROCESS;END fwm;

锁存器：

译码器：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY yimaqi IS
PORT(QW:IN STD_LOGIC_VECTOR(1 DOWNTO 0);Q2,Q1,Q0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out3,dis_out2,dis_out1,dis_out0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END yimaqi;
ARCHITECTURE fwm OF yimaqi IS
BEGIN
PROCESS(QW,Q2,Q1,Q0)
BEGIN
CASE QW IS
WHEN "00"=>dis_out0<="0001001";
WHEN "01"=>dis_out0<="1000110";
WHEN "10"=>dis_out0<="1001000";
WHEN OTHERS=>dis_out0<="1111111";
END CASE;CASE Q2 IS
WHEN"0000"=>dis_out3<="1000000";
WHEN"0001"=>dis_out3<="1111001";
WHEN"0010"=>dis_out3<="0100100";
WHEN"0011"=>dis_out3<="0110000";
WHEN"0100"=>dis_out3<="0011001";
WHEN"0101"=>dis_out3<="0010010";
WHEN"0110"=>dis_out3<="0000010";
WHEN"0111"=>dis_out3<="1111000";
WHEN"1000"=>dis_out3<="0000000";
WHEN"1001"=>dis_out3<="0010000";
WHEN OTHERS=>dis_out3<="1111111";
END CASE;CASE Q1 IS
WHEN"0000"=>dis_out2<="1000000";
WHEN"0001"=>dis_out2<="1111001";
WHEN"0010"=>dis_out2<="0100100";
WHEN"0011"=>dis_out2<="0110000";
WHEN"0100"=>dis_out2<="0011001";
WHEN"0101"=>dis_out2<="0010010";
WHEN"0110"=>dis_out2<="0000010";
WHEN"0111"=>dis_out2<="1111000";
WHEN"1000"=>dis_out2<="0000000";
WHEN"1001"=>dis_out2<="0010000";
WHEN OTHERS=>dis_out2<="1111111";
END CASE;CASE Q0 IS
WHEN"0000"=>dis_out1<="1000000";
WHEN"0001"=>dis_out1<="1111001";
WHEN"0010"=>dis_out1<="0100100";
WHEN"0011"=>dis_out1<="0110000";
WHEN"0100"=>dis_out1<="0011001";
WHEN"0101"=>dis_out1<="0010010";
WHEN"0110"=>dis_out1<="0000010";
WHEN"0111"=>dis_out1<="1111000";
WHEN"1000"=>dis_out1<="0000000";
WHEN"1001"=>dis_out1<="0010000";
WHEN OTHERS=>dis_out1<="1111111";
END CASE;
END PROCESS;
END fwm;

五个VHDL文件，按照我的拼音命名法，不要命名错误

这样，然后对每一个的VHDL文件创建零器件。
放到原理图文件中，连线，如图

然后配置引脚，
两个input引脚，clk那个接G21，另一个接AB17
五个output引脚，与分频器连的那个接T16，最后四个分别与数码管相连，数码管引脚图如图：


需要注意的是，数码管配置引脚的时候，需要反着来
什么叫反着来，自己体会

配置完引脚就连线了~
这里给你们自己发挥，怎么连？提示一下，四根线就好了
去充分发挥自己的主观能动性[坏笑ing]
实在不会的私信或者评论区问我

写在后面的话

数电实验系列文章可能就此结束了，不太确定会不会更新前几次实验的，有时间再更吧
欢迎大家继续关注我！以后还会逐步更新其他的文章的！！！
附其他系列文章：
爬虫与数据分析系列：
爬虫与数据分析（一）
爬虫与数据分析（二）
爬虫与数据分析（三）
数据挖掘系列：
数据挖掘（一）——K-means均值聚类算法
数据挖掘（二）——K-medoids中心聚类算法
数据挖掘（三）——层次聚类
欢迎大家一起学习交流~