本文主要是介绍FPGA时序分析与约束（7）——通过Tcl扩展SDC，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
一、概述
术语“Synopsys公司设计约束”（又名SDC，Synopsys Design Constraints）用于描述对时序、功率和面积的设计要求，是EDA工具中用于综合、STA和布局布线最常用的格式。本文介绍时序约束的历史概要和SDC的描述。
二、时序约束的历史
20世纪90年代初引人了时序约束。这些主要用于指定HDL 中无法捕获的设计特性和用于驱动综合。那时候，它们是 DesignCompiler的命令，为综合工具提供指导，以优化设计的面积与性能曲线。当PrimeTime结合Tcl的概念时，这些约束被修改为Tcl 格式的扩展。该集合称为SDC或Synopsys公司设计约束。多年来，该集合也扩展用于获取电源的设计要求。
SDC命令基于Tcl语言。"工具命令语言"（又称Tcl,Tool Command Language）是一种非常流行的脚本语言，是常用于开发用户接口和嵌入式系统平台的应用程序。通过使SDC 扩展到Tcl，特定于工具的命令可以与原生的Tcl结构，如变量、表达式、语句和子程序相混合，使其成为实现工具非常强大的语言。现今，大多数实现和STA工具使用SDC作为标准格式以捕获对面积、功率和性能的设计意图。然而，特定的实现工具也可以使用该集合外的附加命令，以便指导其特定的算法或功能。这些命令通常称为非SDC命令。例如，Design Compiler和PrimeTime有许多非SDC命令，它们与 SDC 结构一起使用。这些扩展中的一些有助于分析约束，如集合（collections)，其提供了一种迭代设计对象列表的方式。尽管一些非SDC命令仍然用于获取设计目标，但是根据其有用性和受欢迎程度，它们会定期包含在SDC修订版中。例如，set_clock_groups是表示时钟之间域关系的简洁方法，是非SDC命令，直到SDC标准1.7(2007年3月）才被包括进去。
三、Tcl基础知识
关于Tcl基本知识，可以阅读以下文章
Tcl基础知识
https://blog.csdn.net/apple_53311083/article/details/133979550?spm=1001.2014.3001.5501
四、SDC综述
SDC格式的约束可以大致分成以下几种：
- 时序约束
- 面积和功率约束
- 设计规范约束
- 接口约束
- 特定模式和配置约束
- 设计要求的异常
- 其他命令
一斯恶约束可能属于多个类别。
4.1 时序约束
时序约束为影响工作频率的设计参数提供指导。它包括指定时钟特性、端口延迟、引脚和路径的命令。
| create_clock | create_generated_clock | set_clock_groups |
| set_clock_latency | set_clock_transition | set_clock_uncertainty |
| set_clock_sense | set_propagated_clock | set_input_delay |
| set_output_delay | set_clock_gating_check | set_ideal_latency |
| set_ideal_network | set_ideal_transition | set_max_time_borrow |
| set_resistance | set_timing_derate | set_data_check |
| group_path | set_drive | set_load |
| set_input_transition | set_fanout_delay |
4.2 面积和功率约束
面积与功率约束为面积和功率提供指导的命令，其中设计必须适合面积和功率要求达到最优。下表给出了此类约束：
| set_max_area | create_voltage_area |
| set_level_shifter_threshold | set_max_dynamic_power |
| set_level_shifter_strategy | set_max_leakage_power |
4.3 设计规则约束
设计规则约束包括为目标技术的某些要求 提供指导的命令，下表列出了此类约束:
| set_max_capacitance | set_min_capacitance |
| set_max_transition | set_max_fanout |
4.4 接口约束
接口约束包括为假象设计提供指导的命令，此设计需要构造电路单元，同时这些电路单元和子系统、芯片或Soc相连或与之交互，下表给出了此类约束：
| set_drive | set_driving_cell | set_input_transition |
| set_load | set_fanout_load | set_port_fanout_number |
| set_input_delay | set_output_delay |
4.5 特定模式和配置约束
假设分析的约束包括一些命令，这些命令帮助设计人员对端口和引脚的允许值做出假设。通过在特定工作模式或任意工作模式下明确排除不可能出现的情况，这些命令有助于对特定模式的设计进行更好地优化。下表给出了此类约束：
| set_case_analysis | set_logic_dc |
| set_logic_zero | set_logic_one |
4.6 设计约束异常
该类别包括帮助设计人员放宽要求地命令，此命令是由其他命令所规定的，从而提供了约束放宽的适用范围，下表给出了此类约束，表格中标有星号的命令也可提供额外的收紧（而不是放宽）。
| set_false_path | set_multi_cycle_path | set_disable_timing |
| set_max_delay* | set_min_delay* |
4.7 其他命令
其余的SDC命令属于此类别。这些命令对工作条件、线负载模型、单位和时序约束版本提供指导。下表给出了这些命令：
| set_write_load_model | set_wire_load_mode |
| set_wire_load_selection_group | set_wire_load_min_block_size |
| set_units | set_operating_conditions |
| sdc_version |
五、SDC中的设计查询
除了前述的类别之外，SDC标准还提供了访问有关设计信息的一种方法，以便于设计查询、遍历和浏览。将它们与SDC约束和Tcl脚本结合，可以有效地将设计要求应用于设计中的正确位置。下表给出如下命令：
| 命令 | 描述 |
| get_cells | 返回设计或库元器件的实例 |
| get_ports | 返回设计的输入（input）、输入输出（inout）、输出（output）端口 |
| get_pins | 返回设计端口或元器件引脚的实例 |
| get_nets | 返回连接到端口或引脚的网络 |
| get_clocks | 返回设计中的时钟 |
| all_inputs | 返回设计中所有输入和输入输出（理论上也是输入）端口 |
| all_outputs | 返回设计中所有输出和输入输出（理论上也是输出）端口 |
| all_registers | 返回设计中的所有寄存器 |
| all_clocks | 返回设计中的所有时钟 |
| get_libs | 返回库列表 |
| get_lib_cells | 返回库中的元器件列表 |
| get_lib_pins | 返回库元器件中的引脚列表 |
| current_design | 为后续的命令和查询设置设计范围 如果没有给出参数，报告当前范围 |
六、小结
由于SDC符合Tcl标准，所以大部分支持SDC的工具支持原生Tcl。用户可以将Tcl的编程功能和SDC相结合，以更有效的方式指定设计要求。现在,SDC是行业标准格式，这有助于推动设计实现工具以满足设计的时间、功率和面积要求。
这篇关于FPGA时序分析与约束（7）——通过Tcl扩展SDC的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
