IMX6ULL主频与时钟配置

一.   简介
 

二.   IMX6ULL主频与时钟配置

1. 主频

系统主频通过下 图的时钟树图（IMX6ULL参考手册）可知，系统主频由 PLL1 提供。其中，ARM_CLK_ROOT即为内核运行时的主频。

图1        

 上图 图1 第一个是 2 分频（有时需会1分频），第二个（灰色框图的2）没有 2 分频。

下图 图2（IMX6ULL参考手册）中， pll1_sw_clk 即为 PLL1，即为上图中的 PLL1，负责给内核提供主频。pll1_sw_clk 最终作为输入，提供给上图中的  PLL1。

梯形方框标注 GLITCHLESS MUX 为多路选择器，多路选择器即可以选择某一路来提供输入。

可以看出 pll1_sw_clk 可以选择由两路时钟提供，分别为 pll1_main_clk 路与 step_clk 路。（注意：黄色标注的 CCSR:pll1_sw_clk_sel 位负责选择使用哪一路时钟。即通过CCSR寄存器的pll1_sw_clk_sel位(bit2)来选择，pll1_sw_clk_sel 位 为 0 的时候选择 pll1_main_clk，为 1 的时候选择 step_clk。）

                                                                    图 2

由下图 CCSR 寄存器的 pll1_sw_clk_sel 位（即 bit2 位）真好印证了上述的分析。

主频配置原理：

通过上面的分析，现在我们要做的是设置 图2 中的（灰色方框）PLL1 的时钟频率。设置之前设备肯定是有时钟在运行的。（类似于生活中，我们去品牌手机售后去修手机，一般去修手机时会提供给客户一个备用机，让客户在修手机期间有手机可以使用。）

类似的，设备芯片正在执行代码，我们要设置内核主频，同样需要给设备提供一个备用时钟。时钟类似于心跳。例如换心脏手术期间，不能使心跳停止，一定是需要特殊的技术保证病人心跳在持续。所以，配置时钟频率类似于给 CPU 换心脏，切记需要给芯片一个临时时钟！！！

在更改 PLL1 时钟频率时，即设置系统时钟时需要给 IMX6ULL 一个临时的时钟，也就是step_clk。在修改PLL1的时候需要将pll1_sw_clk切换到 step_clk 上。

备用时钟（step_clk）：

step_clk 这一路为配置 芯片主频时芯片所要使用的备用时钟。

由 图2 可知，step_clk 路由一个多路选择器提供了两路输入时钟，CCSR：step_sel 位负责选择使用哪一路。其中，当为 0 时选择 osc_clk 路提供时钟源，osc_clk 即为晶振，24MHZ。

当然我们这里首选 osc_clk 路即晶振来提供时钟源。

(1)  主频计算与设置

主频计算公式：

参考 IMX6ULL 参考手册 ARM PLL 部分 ，有如下表述：

PLL 时钟频率计算公式为 ：

                 PLL频率 = Fref * DIV_SEL/2

即 CCM_ANALOG_PLL_ARM 寄存器的 DIV_SELECT 位 的数字即可实现设置频率。

其中， Fref 为 24 MHZ。

注意： PLL可以设置频率范围为 650MHZ~1.3GHZ。（当需要设置的主频很大时可能就只能1 分频了）

设置分频：

本文我们要设置 内核主频为 528 MHZ，由 图1 可知，当设置为 2 分频时，输入端 PLL1 的频率需要到达 528MHZ * 2 = 1056 MHZ 。

假如需要设置主频为 696MHZ，如果设置为 2 分频的话，输入端 PLL1 的频率需要到达：

696MHZ * 2 = 1392MHZ。而 上述 ARM PLL 部分已经说明PLL范围为  650MHZ~1.3GHZ。所以，只能设置 1 分频，即 输入端PLL1 所需频率为 696MHZ 。

主频计算：

这里我们设置的 528MHZ，分频系数为 2 分频。

通过时钟频率计算公式：  PLL频率 = Fref * DIV_SEL/2   可得如下：

其中，PLL频率为 528MHZ*2 = 1056 MHZ，其中 Fref 为 24 MHZ

1056MHZ = 24* DIV_SEL/2  --->   DIV_SEL = 88

通过计算公式可得结论：

设置 CCM_ANALOG_PLL_ARM 寄存器的 DIV_SELECT 位为88（需要转换为16进制数）。

主频设置思路如下：

1.  切换到备用时钟路，即切换到备用时钟 step_clk 路时钟。

2.  设置 PLL1 路时钟频率，然后设置分频系数即几分频（需要公式计算）。

3.   使能 PLL1 输出，并设置 PLL1 主频。还要设置 PLL 使能输出，即CCM_ANALOG_PLL_ARM 寄存器的ENABLE位(bit13)为1。

4.   再切换到 PLL1 路时钟（pll1_main_clk路）。（注意：在切换回 PLL1之前，设置置CACRR寄存器的ARM_PODF=1！！切记。）