一种基于FPGA实现事件顺序记录（SOE）的方法

本文主要是介绍一种基于FPGA实现事件顺序记录（SOE）的方法，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

一种基于FPGA实现事件顺序记录（SOE）的方法

简介及概述

这是我写的第一篇博客，真正意义上在工作中由自己开发的应用在产品上的功能。
顾名思义，事件记录（Sequence of Event，SOE）即系统记录某一时刻事件发生的变化，广泛应用于工业控制系统。在工控领域，如水利厂、发电厂、变电所等应用场景下，SOE事件信息要求以毫秒级的高分辨率分辨各个开关量信号的状态变化的先后次序，主要用于在事故发生的时候记录多个开关量输入量信号变位的准确时间，从而帮助在事故情况下分辨事故的原因。可以说SOE是工业控制系统中重要的运行状态监测、记录、事故分析用的设备，是工业控制系统的必需功能。
本文将基于FPGA提供一种SOE事件记录功能的实现方法，利用GPS+北斗授时设备与FPGA内部实时时钟进行对时同步，并将对时后的同步时间戳用于事件记录，可达到ms级的分辨率，并且在FPGA中可直接对事件记录的触发模式进行编程配置。

系统框图

在这里插入图片描述
由GPS+北斗授时系统提供标准UTC时间及PPS秒脉冲信号，CPU模块从授时系统获取该标准的UTC时间并经格式转换后通过总线发送至FPGA模块，在PPS秒脉冲到来时，FPGA中由内部晶振产生的实时时钟与CPU提供给FPGA的标准世界时间进行对时处理，将对时后的同步时间戳用于事件记录。由外部输入开关量，在开关量变化时记录该时刻的值（0或1），此数据称为事件记录数据，在ARM上电时实时读取变化的事件记录数据并缓存至Flash中，在ARM断电时再将此数据写入FPGA的双端口RAM缓存，最后由CPU读取FPGA双端口RAM中的数据并上传至上位机显示。

时间同步处理

SOE最重要的一步就是将FPGA内部时间与标准世界时间进行对时处理，只有准确对时，才能准确记录某一时刻发生的变化。本功能采用秒对时，在PPS秒脉冲到来时对FPGA进行对时，具体方法如下：
在FPGA中判断若CPU下发的时间与FPGA内部的实时时钟相差大于1s，在PPS秒信号到来时将两者进行对时处理。
对时的方法为将CPU下发时间的秒位（即高32bit）直接赋值给FPGA内部实时时钟的秒位（即高32bit），并将FPGA实时时钟的毫秒位（即低32bit）清0。
若两者时间相差在1s之内，则切换至FPGA内部实时时钟自校正，即秒位自增。
（说明：为什么要判断两者时间是否相差1s？因为PPS信号是秒对时信号，它对的是秒位以下的时间，因此不能一直出现跨秒对时的行为，否则会引起对时后时间回退的现象。）

Verilog代码设计（仅供参考）

`define SYS_CLK_PERIOD	32'd20
module sycn_time(input wire clk,input wire pps,input wire rst,input wire [63:0] cpu_time,output reg [63:0] time_sync
);
assign  time_sync = rtc;
reg [63:0] rtc;
reg pulse;
reg pulse1;
assign pulse1 = (rtc[31:0] >= (32'd100_000_000 - `SYS_CLK_PERIOD));always @(posedge clk,posedge rst)beginif(rst)beginpulse <= 1'b0;endelsebeginif(pps)beginpulse <= 1'b0;endelse if(((rtc[63:32] - cpu_time[63:32] > 1) && (rtc[63:32] > cpu_time[63:32])) || ((cpu_time[63:32] - rtc[63:32]  > 1) && (cpu_time[63:32] > rtc[63:32] )) )beginpulse <= 1'b1;endelsebeginpulse <= pulse;endend
endalways @(posedge clk,posedge rst)beginif(rst)beginrtc <= 64'b0;endelsebeginif(pps && pulse)beginrtc[63:32] <= cpu_time[63:32];rtc[31:0] <= 32'd0;endelse if(pps || pulse)beginrtc[63:32] <= rtc[63:32]  + 1'b1;rtc[31:0] <= 32'd0;endelsebeginrtc[63:32] <= rtc[63:32];rtc[31:0] <= rtc[31:0]  + `SYS_CLK_PERIOD;endend
end
endmodule

脉冲变化检测及模式切换（Verilog代码设计—仅供参考）

module pulse_cmp(input wire clk,input wire DI,input wire rst,input wire Mode,output reg trigger_pulse
);
reg DI_dly;always @(posedge clk,posedge rst)beginif(rst)beginDI_dly<= 0;endelsebegintrigger_pulse <= 0;DI_dly <= DI;if(((Mode == 2'b00) || (Mode == 2'b11)) && (DI_dly != DI))	//双边沿触发模式begintrigger_pulse  <= 1;endelse if((Mode == 2'b01) && (DI_dly > DI))		//下降沿触发模式begintrigger_pulse  <= 1;endelse if((Mode == 2'b10) && (DI_dly < DI))		//上升沿触发模式begintrigger_pulse  <= 1;endend
end
endmodule

此模块设计主要用于检测输入开关量（DI值）的变化，trigger_pulse 信号为DI变化时的触发信号,Mode可由上位机输入，实现触发模式可控。

事件记录数据缓存及读写

此模块相对来说是一个核心模块，在这不方便提供代码。我简单的说一下设计思路吧，其实就是将所记录的数据缓存进双端口RAM，之后对RAM进行读写操作即可，而读写操作需要相应的读写使能，读写地址，本设计是通过与ARM通讯操作寄存器地址实现的，从前面的框图也可以看出来，数据会缓存到ARM的Flash中，再经CPU模块读取，最终上传至上位机进行显示。

结果

最后经过测试实现的结果如下，下面是在没有对时情况下，且在上升沿触发模式（只给了一路DI输入，因为为上升沿触发，所以这一路数据只会记录到高电平1）得到记录结果。
另外需要说明的是，我给入的测试脉冲是10ms翻转一次（周期为20ms），因此此功能可以对用户给入DI变化的时间进行准确的记录。
在这里插入图片描述
最后，我会不定期更新关于FPGA的知识，以及总结在工作中碰到的question等，感兴趣的小伙伴可以私信交流(只会回答关于技术上的问题)，以上为个人在工作中的技术总结，有不对的地方还请多多指教，另未经允许请勿转载。