本文主要是介绍SystemVerilog Assertions应用指南 Chapter1.35“ matched”构造，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
任何时候如果一个序列定义了多个时钟,构造“ matched”可以用来监测第一个子序列的结束点。序列s_a查找信号“a”的上升沿。而信号“a”是根据时钟“ckl”来采样的。序列s_b查找信号“b”的上升沿。信号“b”则是根据时钟“ck2”来样的。属性 p_match验证在给定的时钟“clk2”的上升沿,如果序列s_a匹配,那么在一个周期后,序列s_b也必须为真。
sequence s_a;@(posedge clk1) $rose(a);
endsequencesequence s_b;@(posedge clk2) $rose(b);
endsequenceproperty p_match;@(posedge clk2) s_a.matched |=> s_b;
endpropertya_match: assert property (p_match); 图1-40显示了断言 a match在模拟中的表现。属性在序列s_a匹配的时候得到有效开始。注意,虽然序列s_a是根据时钟“clk1”来采样的,但我们只在时钟“clk2”的每个上升沿查找这种匹配。
在“clk1”的时钟周期3,信号“a”有一次有效的上升。这将更新序列s_a的匹配值为真。这个值一直被保持到“clk2”的最近的时钟上升沿,也就是“clk2”的时钟周期2。在这一个时间点,属性被激活,并且在“clk2”的下一个时钟周期,期望序列s_b匹配。因此属性的第一次成功开始于“clk2”的时钟周期2,结束于“clk2”的时钟周期3。
信号“a”的另一个有效上升发生在信号“clk1”的时钟周期11,并且在“clk2”的时钟周期5被属性采样到。属性在这个点被激活,并且期望在“clk2”的时钟周期6,序列sb匹配。但是这次,信号“b”的上升沿没能出现,因此属性失败。理解“ matched构造的使用方法的关键在于,被采样到的匹配的值一直被保存到另-一个序列最近的下一个时钟边沿。
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