FPGA上板项目（三）—

本文主要是介绍FPGA上板项目（三）——RAM测试，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

实验内容

对 FPGA 内部的 RAM 进行数据读写操作。

实验原理

RAM （Random Access Memory），是可以进行数据交换的存储器，可读可写；而 ROM（Read-Only Memory）为只读存储器，只可读取不可写入。

实验步骤

添加 Block Memory Generator IP核，选择 Simple Dual Port RAM，则代表使用两个独立端口，Port A 作为输入，Port B 作为输出。
关于 Port A 的设置：Width 代表数据位宽，Depth 代表可以存放的数据个数。
关于 Port B 的设置：Width 和 Depth 与端口A保持一致，勾选 Primitives Output Register 会在输出数据后加一级寄存器，输出会落后地址两个时钟，取消勾选则落后一个时钟。
RAM 模块端口定义

信号名称	方向	说明
clka	in	端口A的时钟
wea	in	端口A的写使能
addra	in	端口A的地址输入
dina	in	端口A的数据输入
clkb	in	端口B的时钟
addrb	in	端口B的地址输入
doutb	out	端口B的数据输出

写时序图：在 wea 为高，同时 clka 为上升沿时，将数据 dina 写入地址 addra 中。

在这里插入图片描述

读时序图：clkb 的上升沿时刻读取地址 addrb，并输出该地址对应的数据 doutb。由于是流水线作业，从时序上看，输出的数据 doutb 落后地址 addrb 一个时钟周期。

在这里插入图片描述

实验用时序波形

在这里插入图片描述

时序图说明：

wea 置高时，DINA、ADDRA 开始变化，从而开始写入数据，地址为 0 - 511，数据为 10 - 521。
写入后的下一时刻便开始读取数据，地址从 0 - 511。

HDL 代码

module RAM#(parameter DATA_DEPTH = 'd512
)(input wire sys_clk_p,input wire sys_clk_n,input wire rst          // 同步低复位
);/**********************************************
*********** IBUFDS 原语
**********************************************/IBUFDS IBUFDS_inst(.O(sys_clk),.I(sys_clk_p),.IB(sys_clk_n));/**********************************************
*********** 实例化 RAM
**********************************************/reg wea;reg [8:0] addra;reg [8:0] addrb;reg [31:0] dina;wire [31:0] doutb;ram_ip inst_ram (.clka(sys_clk),    // input wire clka.wea(wea),      // input wire [0 : 0] wea.addra(addra),  // input wire [8 : 0] addra.dina(dina),    // input wire [31 : 0] dina.clkb(sys_clk),    // input wire clkb.addrb(addrb),  // input wire [8 : 0] addrb.doutb(doutb)  // output wire [31 : 0] doutb);/**********************************************
*********** 输入端信号赋值
**********************************************/// 赋值wea信号always@(posedge sys_clk) beginif(!rst) beginwea <= 1'b0;endelse if(addra == DATA_DEPTH - 1) beginwea <= 1'b0;endelse beginwea <= 1'b1;endend// 赋值dina信号always@(posedge sys_clk) beginif(!rst) begindina <= 32'd10;endelse if(dina >= DATA_DEPTH + 32'd9) begindina <= DATA_DEPTH + 32'd9;endelse if(wea) begindina <= dina + 32'd1;endend// 赋值addra信号always@(posedge sys_clk) beginif(!rst) beginaddra <= 9'd0;endelse if(addra >= DATA_DEPTH - 9'd1) beginaddra <= DATA_DEPTH - 32'd1;endelse if(wea) beginaddra <= addra + 9'd1;endend/**********************************************
*********** 输出端信号赋值
**********************************************/// 赋值addrb信号always@(posedge sys_clk) beginif(!rst) beginaddrb <= 9'd0;endelse beginaddrb <= addra;endend/**********************************************
*********** 实例 ILA
**********************************************/ila_0 inst_ila(.clk(sys_clk), // input wire clk.probe0(wea), // input wire [0:0]  probe0  .probe1(addrb), // input wire [8:0]  probe1 .probe2(doutb) // input wire [31:0]  probe2);
endmodule

仿真

testbench 代码

module tb_RAM#(parameter DATA_DEPTH = 'd512
)();
/**********************************************
*********** 实例化模块
**********************************************/reg sys_clk_p;wire sys_clk_n;reg rst;RAM #(.DATA_DEPTH(DATA_DEPTH))tb_RAM(.sys_clk_p(sys_clk_p),.sys_clk_n(sys_clk_n),.rst(rst));/**********************************************
*********** 初始化 clk、rst
**********************************************/// 初始化 clkassign sys_clk_n = ~sys_clk_p;initial beginsys_clk_p = 1;forever #2.5 sys_clk_p = ~sys_clk_p;   end// 初始化 rstinitial beginrst = 0;#102.5;rst = 1;endendmodule