[ip核][vivado]FIFO 学习

本文主要是介绍[ip核][vivado]FIFO 学习，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

<xlinx FPGA应用进阶 通用IP核详解和设计开发>读书摘录：

1.       

2.3.仿真模型

特点总结：1)复位后会有busy状态，需要等待wr_rst_busy信号低电平后才能正常写入

                 2)prog_full信号的高电平长度可调

                 3)仿真中的读状态很奇怪，并没有正常读取，都是XXX的状态。

所用的testbench：

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