本文主要是介绍异步时钟域的亚稳态问题和同步器（四），希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
Metastability in the asynchronous clocks and Synchronizer
摘 要：相较纯粹的单一时钟的同步电路设计，设计人员更多遇到的是多时钟域的异步电路设计。因此，异步电路设计在数字电路设计中的重要性不言而喻。本文主要就异步设计中涉及到的亚稳态问题，作简要介绍，并提出常用的解决办法——即同步器的使用。
关键词：异步电路设计、亚稳态、同步器。
Abstract: Compared with the pure on
Key words: Asynchronous circuit design, Metastability, Synchronizer.
毫无疑问，单一时钟域的电路设计是数字电路中最基本的技能，其时序分析（Timing Analysis）也是最简单的。与之相对，在多时钟域中跨时钟域传输信号易出现亚稳态，加上自动时序分析工具对异步信号处理的力不从心，这些都使得多时钟域的异步设计和分析较为困难。不幸的是，现实世界是异步的。如我们常常看见的键盘输入、磁盘文件传输、UART（通用异步收发器）等等，都是异步时序的事例。
1 亚稳态（metastability）
时序电路采用触发器和锁存器作为存储单元，这两种器件都易进入亚稳态[1]。所谓亚稳态是指触发器无法在某个规定的时间段内达到一个可确认的状态。如图1所示，对任何一种触发器，在时钟触发沿前后存在一个小的时间窗口（称为判决窗口，decision window），输入信号在判决窗口内必须保持稳定，否则，触发器就会进入亚稳态，既无法预测该单元的的输出电平，也无法预测何时输出才能稳定在某个电平上。
这个判决窗口由建立时间（setup time）和保持时间（hold time）两部分组成。并且时间窗口也是多种因素的函数，包括触发器设计 、实现技术、运行环境以及无缓冲输出的负载等。输入信号陡峭的边沿可以将此窗口减至最小，随着时钟频率的升高，会出现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的命中概率会增加，即进入亚稳态的概率会增加。
亚稳态不能从根本上消除，但可以通过采取一定的措施使其对电路造成的影响降低。[2]通常我们用故障间隔平均时间（MTBF，mean time between failures）来衡量亚稳态的影响。MTBF越大则说明亚稳态对电路产生地影响越小，反之亦然。如当MTBF等于几十年或者上百年时，我们就认为它对电路的影响基本上可以忽略。实验结果表明：对于输入为异步信号的电路，其MTBF与从亚稳态状态下恢复的时间长度（如图1所示的 ）有着指数的关系[3]。
2 同步器（synchronizer）
在实际中，我们常用的是采用两级触发器串联的同步器（如图1）[4]。这种用两级触发器串联的同步器亦称为电平同步器（the level synchronizer），它是其他同步器的基础。对于电平同步器，它能将输入第一级触发器的异步电平信号（保险起见，电平信号应保持大于两个同步时钟周期），转换成第二级触发器输出的同步电平信号。第一级触发器对输入的判决时间 有整个同步时钟周期的长度。因此，它的MTBF比单触发器的同步器更大，即亚稳态所产生的影响更小，通常是在我们的可以容忍的范围之内。
因此，对于高速率数字电路的同步器，通常采取的策略是用触发器级联来实现时间缓冲，为电路从亚稳态下恢复过来提供时间，即以时间延迟为代价，降低亚稳态的发生对电路的影响。
下面再分别介绍另外两种常用的同步器。
2.1 边沿检测同步器（the edge synchronizer）
如图2所示，边沿检测同步器在电平同步器的输出端增加了一个触发器。新增触发器的输出经反相后和电平同步器的输出进行与操作。这一电路会检测同步器输入信号的上升沿，产生一个与同步时钟周期等宽、高电平有效的脉冲。如果将与门的两个输入端交换使用，就可以构成一个检测输入信号下降沿的同步器。将与门改为与非门，可以构建一个产生低电平有效脉冲的电路。
当一个脉冲进入更快的时钟域中时，边沿检测同步器可以工作得很好。这一电路会产生一个脉冲，用来指示输入信号上升或下降沿。这种同步器有一个限制，即输入脉冲的宽度必须大于同步时钟周期与第一个同步触发器所需保持时间之和（推导？？？）。最保险的脉冲宽度是同步器时钟周期的两倍。如果输入是一个单时钟宽度脉冲进入一个较慢的时钟域，则这种同步器没有作用，在这种情况下，就要采用脉冲同步器[5]。
2.2 脉冲同步器（the pulse synchronizer）
如图3 所示，脉冲同步器的输入信号是一个单时钟宽度脉冲，它触发原时钟域中的一个翻转电路。每当翻转电路接收到一个脉冲时，它就会在高、低电平间进行转换，然后通过电平同步器到达异或门的一个输入端，而另一个信号经一个时钟周期的延迟进入异或门的另一端，翻转电路每转换一次状态，这个同步器的输出端就产生一个单时钟宽度的脉冲。
脉冲同步器的基本功能是从某个时钟域取出一个单时钟宽度脉冲，然后在新的时钟域中建立另一个单时钟宽度的脉冲。脉冲同步器也有一个限制，即输入脉冲之间的最小间隔必须等于两个同步器时钟周期。如果输入脉冲相互过近，则新时钟域中的输出脉冲也紧密相邻，结果是输出脉冲宽度比一个时钟周期宽。当输入脉冲时钟周期大于两个同步器时钟周期时，这个问题更加严重。这种情况下，如果输入脉冲相邻太近，则同步器就不能检测到每个脉冲。
3 仿真结果
如图4、5所示，在Modelsim下分别跑了两组边沿检测同步器和脉冲同步器的仿真。下面作简单的介绍。clk1为原电路时钟；clk2为同步时钟；pulse_din为脉冲同步器的输入，pulse_dout为其输出；edge_din为边沿检测同步器的输入，edge_dout为其输出。在图4中，显示了正常条件下的边沿检测同步器和脉冲同步器的输入和输出。在图5中，由于脉冲同步器的输入（pulse_din）的脉冲间隔太小，同步器无法分辨出两个输入脉冲，只能输出（pulse_dout）一个有两个同步时钟周期宽度的脉冲。
4 总结
同步器还有许多种设计方法，因为一种同步器不能满足所有应用的需求。其类型也有多种，常用的基本的类型就是上述介绍的三种类型：电平、边沿检测和脉冲同步器。这三种类型的同步器可以解决设计者遇到的多数应用问题。
在使用同步器时还有一条重要的规则，那就是不应当在设计中的多个地方对同一信号进行同步，即单个信号不能扇出至多个同步器。否则，就会出现竞争状况[6]。这种竞争状况在需要跨越时钟域传输的多组信号间也会发生，例如数据总线、地址总线和控制总线等。因此，不能对组中的每个信号单独使用同步器，因为在新的时钟域中，要求每个信号同时有效。
本文作者创新点：论证了基本的处理异步时钟域的同步器，并在此基础上归纳提出三种常用的同步器类型。
参考文献：
[1] Michael D. Ciletti. Advanced Digital Design with the Verilog HDL. 电子工业出版社；
[2] 梁晓莹,岳洪伟. ASIC中的异步FIFO的实现. 微计算机信息．2005,8-1:21-23；
[3] Michael John Sebastian Smith. Application-Specific Integrated Circuits. 电子工业出版社；
[4] Clifford E. Cummings. Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs．Sunburst Design,Inc．；
[5] Mark Litterick, Verilab, Munich, Germany． Pragmatic Simulation-Based Verification of Clock Domain Crossing Signals and Jitter using SystemVerilog Assertions
[6] Cliff Brake．Digital Design Basics．2002-11-21
作者简介：
徐 翼（1980-），男，重庆人，重庆邮电大学硕士研究生，研究方向为第三代移动通信技术，E-mail：xuyi803@gmail.com；
郑建宏（1961-），男，教授，四川广安人，主要研究方向为TD-SCDMA移动通信系统及终端设备的开发，TD-SCDMA项目负责人。
原文地址：http://www.cediy.com/webHtml/Article/other/1032620080630211800.html
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