本文主要是介绍【FPGA】賽灵思FIFO内核的配置，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
想的是尽量每天更新一篇，前期先把常用内核配置简单总结一下。内核之后想再总结一下时许约束这部分。可能计划赶不上变化，今天先把FIFO说一下吧。关于FIFO常用的内核有几个细节，
1.关于DRAM和BRAM的区别在上篇转的文章里说过了，
2.还有一个就是关于异步FIFO需满和需空的问题：
参考http://xilinx.eetop.cn/viewthread-613258里提到的问题，感觉下面回答很值得参考，原问题是：
异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？
快慢时钟相差倍数并不是这个的问题根源。至于你说的快时钟到慢时钟，指针会漏掉，这是很正常的现象，但是漏掉指针如果导致FIFO功能出错，那就是你FIFO设计出错了。 异步FIFO需要保证空满信号及时报出，满了不要去写，空了不要去读。异步FIFO的空满由于异步传递延时的问题，只会出现提前报出虚空虚满的问题，而不会出现漏掉空满的问题。 满信号的产生是写时钟域下，当前周期写指针与两个写时钟周期前的读指针比较，如果判断满了，当下不会再写，但是读时钟域有可能在这两个周期有读动作，只会造成FIFO实际上被读出成非满状态，而此时即使报出满状态是没有关系的，这个时候就是虚满的状态。空状态与之类似，自己分析一下。 异步FIFO读写频率能不能相差百倍以上，自己写一个FIFO验证一下就完了，不要想当然觉得漏掉指针就一定有问题。
上面回答总结一下就是异步FIFO的读和写的时钟不同，若读时钟较快，则会导致FULL信号有效之后在下一个写时钟到来前，会读走一些数据，而此时FIFO为非满状态，但是写时钟还没到来，也就没有对读指针和写指针进行对比从而更改FLL信号状态，从而出现FULL信号有效而实际FIFO并没有满的情况，这种情况就是虚满。如果FIFO深度较浅而读时钟速度太快，感觉可能会导致FULL有效的同时EMPTY也有效，但是这种情况只会停留到写时钟到来前（最后这个情况纯属揣测，并没验证，对FIFO的认识不足，有待查看FIFO具体原理进行确认）。
虚空：虚空状态就是在写时钟比读时钟快的情况下产生的，例如EMPTY信号有效之后，表示此时FIFO为空，但是写时钟会在下一个读时钟到来前迅速的写FIFO进去一些数据，导致EMPTY有效而FIFO实际并不为空。这种情况就是虚空。
3.这个问题是我前几天遇到的，问题描述如下：
外部ADC采样数据和内部时钟不同
这篇关于【FPGA】賽灵思FIFO内核的配置的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
